»ó¼¼Á¤º¸
Verilog HDL - Verilog HDLÀ» ÀÌ¿ëÇÑ µðÁöÅÐ ½Ã½ºÅÛ ¼³°è

Verilog HDL - Verilog HDLÀ» ÀÌ¿ëÇÑ µðÁöÅÐ ½Ã½ºÅÛ ¼³°è

ÀúÀÚ
À̽ÂÀº
ÃâÆÇ»ç
±¤¹®°¢
ÃâÆÇÀÏ
2020-10-28
µî·ÏÀÏ
2021-05-21
ÆÄÀÏÆ÷¸Ë
EPUB
ÆÄÀÏÅ©±â
155KB
°ø±Þ»ç
¿ì¸®ÀüÀÚÃ¥
Áö¿ø±â±â
PC PHONE TABLET ÇÁ·Î±×·¥ ¼öµ¿¼³Ä¡ ºä¾îÇÁ·Î±×·¥ ¼³Ä¡ ¾È³»
ÇöȲ
  • º¸À¯ 2
  • ´ëÃâ 0
  • ¿¹¾à 0

Ã¥¼Ò°³

Verilog HDLÀº Çϵå¿þ¾î¸¦ ±â¼úÇÏ´Â ¾ð¾îÀÔ´Ï´Ù. Áï ¼³°èÇÏ°íÀÚ ÇÏ´Â Çϵå¿þ¾îÀÇ ±â´ÉÀ» ÄÄÇ»ÅÍ°¡ ÀÌÇØÇÒ ¼ö ÀÖ´Â ¾ð¾î·Î Ç¥ÇöÇÏ°í, ÄÄÇ»Å͸¦ ÀÌ¿ëÇÑ È¸·Î ¼³°è¸¦ ÅëÇØ °ËÁõÀ» È¿À²ÀûÀ¸·Î ¿Ï·áÇϱâ À§ÇÑ ¾ð¾îÀÔ´Ï´Ù. µû¶ó¼­ Çϵå¿þ¾îÀÇ Æ¯¼º ÀÌÇظ¦ ÅëÇØ Çϵå¿þ¾îÀÇ µ¿ÀÛÀ» ÄÄÇ»ÅÍ°¡ Àß ÀÌÇØÇÒ ¼ö ÀÖ´Â ÄÚµù ½ºÅ¸ÀÏÀÌ ÇÊ¿äÇÕ´Ï´Ù. ÄÄÇ»ÅÍ´Â ¿ì¸®°¡ ±â¼úÇÑ Verilog HDL Äڵ带 Ãæ½ÇÈ÷ ÀÌÇàÇÒ Áغñ°¡ µÇ¾î ÀÖÁö¸¸ »ç¿ëÀÚ°¡ À߸ø ±â¼úÇÏ¿© ¹®Á¦°¡ »ý±é´Ï´Ù. ÀÌ Ã¥Àº Verilog HDLÀ» ÀÌ¿ëÇÏ¿© µðÁöÅÐ Çϵå¿þ¾î¸¦ ±¸ÇöÇÏ°íÀÚ ÇÏ´Â ¼³°èÀÚ°¡ À§¿¡ ¸»ÇÑ ³× °¡ÁöÀÇ ¹®Á¦Á¡À» °ÞÁö ¾Êµµ·Ï µµ¿òÀ» ÁÖ°íÀÚ ÇÕ´Ï´Ù.

1ÀåÀº µðÁöÅÐ ½Ã½ºÅÛ(Digital System)¿¡ ´ëÇÏ¿© ¼³¸íÇÕ´Ï´Ù. µðÁöÅÐ ½Ã½ºÅÛÀÇ 2Áø¼ö¿Í ºñÆ®, ¹ÙÀÌÆ®, ¿öµå¿¡ ´ëÇÏ¿© Á¤ÀÇÇÏ°í, ½ºÀ§Äª ¼ÒÀÚ ¹× AND, OR, NOT °ÔÀÌÆ®¸¦ ¼Ò°³ÇÕ´Ï´Ù. ³í¸®°ª 1°ú 0À» ±¸ºÐÇÏ´Â ³í¸® ·¹º§À» ÀÌÇØÇÏ°í, CMOS ±â¼ú·Î ±¸ÇöµÈ °ÔÀÌÆ®ÀÇ Æ¯¼ºÀ» ¾Ë¾Æº¾´Ï´Ù. ¸¶Áö¸·À¸·Î FPGA¿Í ASIC¿¡ ´ëÇÏ¿© ¼³¸íÇÕ´Ï´Ù.
2ÀåÀº µðÁöÅÐ ½Ã½ºÅÛ¿¡¼­ »ç¿ëÇÏ´Â ºÎ¿ï ´ë¼ö(Boolean Algebra)¸¦ °£´ÜÈ÷ ¼³¸íÇÕ´Ï´Ù. °ø¸®(Axiom)¸¦ Á¤ÀÇÇÏ°í Á¤¸®(Theorem)ÀÇ Æ¯¼ºÀ» °ÔÀÌÆ® ȸ·Î¸¦ ÀÌ¿ëÇÏ¿© ÀÌÇØÇÕ´Ï´Ù. Áø¸®Ç¥¸¦ SOP¿Í POS ÇüÅÂÀÇ ³í¸®½ÄÀ¸·Î ³ªÅ¸³»´Â ¹æ¹ý°ú, ³í¸®½ÄÀ» °£´ÜÇÏ°Ô ÇÒ ¼ö ÀÖ´Â Ä«³ë¸ÊÀ» ¼Ò°³ÇÕ´Ï´Ù.
3ÀåÀº Verilog HDL°ú ±âº» ¹®¹ýÀ» ¼Ò°³ÇÕ´Ï´Ù. ¸ðµâ°ú ÀÔÃâ·ÂÀ» Á¤ÀÇÇÏ´Â ¹æ¹ý, µ¥ÀÌÅ͸¦ Ç¥ÇöÇÏ´Â ¹æ¹ý, Áö¿øÇÏ´Â ¿¬»êÀÚ¸¦ »ç¿ëÇÏ´Â ¹æ¹ý, ¿©·¯ °³ÀÇ ¸ðµâÀ» ¿¬°áÇÏ´Â ¹æ¹ý, ¸ðµ¨¸µ ¹æ¹ý µîÀ» Á¤¸®ÇÕ´Ï´Ù. ¶ÇÇÑ, Verilog HDLÀ» ÀÌ¿ëÇÏ¿© ±â¼úÇÑ È¸·Î¸¦ °ËÁõÇϱâ À§ÇÑ Å×½ºÆ® º¥Ä¡ ÀÛ¼º ¹æ¹ýÀ» ¼³¸íÇÕ´Ï´Ù. ¼³°è °ËÁõ ½Ã À¯¿ëÇÏ°Ô »ç¿ëÇÒ ¼ö ÀÖ´Â ½Ã½ºÅÛ Å½ºÅ©¸¦ »ìÆ캾´Ï´Ù.
4ÀåÀº Á¶ÇÕȸ·Î(Combinational Logic)¸¦ Verilog HDL ÄÚµå¿Í ÇÔ²² ¼³¸íÇÕ´Ï´Ù. ¸ÕÀú °ÔÀÌÆ®¸¦ °£´ÜÇÑ Á¶ÇÕȸ·ÎÀÇ µ¿ÀÛÀû(Behavioral) ±â¼ú°ú ±¸Á¶Àû(Structural) ±â¼ú ¹æ¹ýÀ» »ìÆ캾´Ï´Ù. Á¶ÇÕȸ·Î ±â¼ú¿¡ »ç¿ëµÇ´Â assign°ú alwaysÀÇ Æ¯Â¡ ¹× if-else, case¹®ÀÇ ±â¼ú ¹æ¹ýÀ» ¼Ò°³ÇÕ´Ï´Ù. µðÁöÅÐ ½Ã½ºÅÛ ¼³°è¿¡¼­ ÀÚÁÖ »ç¿ëÇÏ´Â ¸ÖƼÇ÷º¼­, ÀÎÄÚ´õ, µðÄÚ´õ ȸ·ÎÀÇ µ¿ÀÛÀ» ¼³¸íÇÏ°í, Verilog HDL·Î ±â¼úÇÕ´Ï´Ù. »ê¼ú ¿¬»êȸ·ÎÀÎ ¹Ý°¡»ê±â, Àü°¡»ê±â, Carry Look-Ahead µ¡¼À±â, Prefix µ¡¼À±âÀÇ ¿ø¸®¸¦ ¼³¸íÇÕ´Ï´Ù. ¸¶Áö¸·À¸·Î Á¶ÇÕȸ·ÎÀÇ Å×½ºÆ® º¥Ä¡ ÀÛ¼º ¹æ¹ýÀ» ¼Ò°³ÇÕ´Ï´Ù.
5ÀåÀº ¼øÂ÷ȸ·Î(Sequential Logic)¸¦ Verilog HDL ÄÚµå¿Í ÇÔ²² ¼³¸íÇÕ´Ï´Ù. ¸ÕÀú ¼øÂ÷ȸ·Î¿¡ ²À ÇÊ¿äÇÑ ±â¾ï ¼ÒÀÚ¸¦ ¼Ò°³ÇÕ´Ï´Ù. ¼øÂ÷ȸ·Î ±â¼ú¿¡¼­ ÁÖÀÇÇØ¾ß ÇÏ´Â Non-blocking°ú Blocking Ç¥Çö ¹æ¹ýÀÇ Â÷À̸¦ Çϵå¿þ¾îÀÇ ÇÕ¼º °á°ú¸¦ ÀÌ¿ëÇÏ¿© ÀÌÇØÇÕ´Ï´Ù. µ¿±â ¼øÂ÷ȸ·Î¿¡ ´ëÇÏ¿© ¾Ë¾Æº¸°í, ´ëÇ¥ÀûÀÎ µ¿±â ¼øÂ÷ȸ·ÎÀÎ FSM ¼³°è °úÁ¤À» Ä«¿îÅÍ¿Í ½ÅÈ£µî Á¦¾î±â FSM ¼³°è¸¦ ÀÌ¿ëÇÏ¿© ¼³¸íÇÕ´Ï´Ù. ¶ÇÇÑ, FSM ±â¼ú¿¡ »ç¿ëÇϱâ ÆíÇÑ Verilog HDL Äڵ带 ¼Ò°³ÇÕ´Ï´Ù. ¸¶Áö¸·À¸·Î ÀÚÁÖ »ç¿ëµÇ´Â ½ÃÇÁÆ® ·¹Áö½ºÅÍÀÇ µ¿ÀÛ°ú Verilog HDLÄڵ带 »ìÆ캾´Ï´Ù.
6ÀåÀº Á¶ÇÕȸ·Î¿Í ¼øÂ÷ȸ·ÎÀÇ Å¸À̹Ö(Timing)¿¡ ´ëÇÏ¿© ¼³¸íÇÕ´Ï´Ù. ÀüÆÄ Áö¿¬(Propagation Delay)°ú ¿À¿° Áö¿¬(Contamination Delay)À» Á¤ÀÇÇÏ°í ±Û¸®Ä¡(Glitch)¿¡ ´ëÇÏ¿© ¾Ë¾Æº¾´Ï´Ù. µ¿±â ¼øÂ÷ȸ·ÎÀÇ µ¿ÀÛ ÁÖÆļö¸¦ °áÁ¤ÇÏ´Â ¹æ¹ý°ú ¼Â¾÷(setup) ŸÀÓ°ú Ȧµå(hold) ŸÀÓ À§¹è(violation)¿¡ ´ëÇÏ¿© ¼³¸íÇÕ´Ï´Ù. ȸ·ÎÀÇ Ãâ·Â ÇüÅ¿¡ µû¶ó ¼³°è ½Ã °í·ÁÇØ¾ß ÇÒ »çÇ×À» ¼³¸íÇÏ°í, Verilog HDL¿¡¼­ ½Ã°£ Áö¿¬(delay)À» Ç¥ÇöÇÏ´Â ¹æ¹ýÀ» ¼Ò°³ÇÕ´Ï´Ù.
7Àå¿¡¼­´Â °ÔÀÌÆ®¿Í ºê·¹µå º¸µå¸¦ ÀÌ¿ëÇÏ¿© ¼¼±×¸ÕÆ® µðÄÚ´õ, Ä«¿îÅÍ, ÀÚÆDZâ FSMÀ» ¼³°èÇÕ´Ï´Ù. ºê·¹µå º¸µå¿¡ IC¸¦ ²È°í Àü¼±À¸·Î ¿¬°áÇÏ¿© ¼³°èÇÑ È¸·ÎÀÇ ±â´ÉÀ» °ËÁõÇÕ´Ï´Ù. ½Ç½ÀÀ» ÅëÇؼ­ Çϵå¿þ¾îÀÇ Æ¯¼ºÀ» ÀÌÇØÇÒ ¼ö Àֱ⸦ ±â´ëÇÕ´Ï´Ù. ºê·¹µå º¸µå¿¡¼­ µ¿ÀÛÇÏ´Â ¿©·¯ °³ÀÇ IC¿Í ³»ºÎ¿¡ ³»ÀåµÈ °ÔÀÌÆ®¿Í Çø³Ç÷ÓÀÌ ¸ðµÎ µ¿½Ã¿¡ µ¿ÀÛÇÏ´Â Çϵå¿þ¾îÀÇ µ¿½Ã¼ºÀ» ÀÌÇØÇÕ´Ï´Ù.
8Àå¿¡¼­´Â Verilog HDLÀ» ÀÌ¿ëÇÏ¿© Çϵå¿þ¾î¸¦ ±â¼úÇÏ°í, ½Ã¹Ä·¹À̼ÇÇÏ¿© ±â¼úÇÑ Äڵ带 °ËÁõÇÕ´Ï´Ù. ¶ÇÇÑ, ±â´ÉÀÌ °ËÁõµÈ Verilog HDL Äڵ带 FPGA¿¡ ±¸ÇöÇÏ´Â °úÁ¤À» ¼Ò°³ÇÕ´Ï´Ù. ¼¼±×¸ÕÆ® µðÄÚ´õ ȸ·Î¸¦ Verilog HDL·Î ±â¼úÇÕ´Ï´Ù. ¸ðµ¨½É(Modelsim)À» ÀÌ¿ëÇÏ¿© ½Ã¹Ä·¹À̼ÇÇÏ´Â ¹æ¹ý°ú, Quartus II ÇÁ·Î±×·¥À» »ç¿ëÇÏ¿© Intel»çÀÇ FPGA¿¡ ±¸ÇöÇÏ´Â °úÁ¤À» ¼Ò°³ÇÕ´Ï´Ù. 6°³ÀÇ ¼¼±×¸ÕÆ®¸¦ ±¸µ¿Çϱâ À§ÇÑ µð½ºÇ÷¹ÀÌ ÄÁÆ®·Ñ·¯ ȸ·Î¸¦ ¼³°èÇÏ°í, ÀÌ È¸·Î¸¦ ÀÌ¿ëÇÏ¿© ½ºÅé¿öÄ¡ ¼³°è¿¡ Àç»ç¿ëÇÕ´Ï´Ù. ÇÁ·Î¼¼¼­ÀÇ ±¸¼º ¿ä¼ÒÀÎ ALU¿Í ±âº» Åë½Å ä³ÎÀÎ UART ¼Û¼ö½Å ȸ·Î¸¦ ¼³°èÇÏ°í ±¸ÇöÇÕ´Ï´Ù. ¸¶Áö¸·À¸·Î ¼³°èÇÑ È¸·Î¸¦ Àç»ç¿ëÇÏ¿© °£´ÜÇÑ ¸¶ÀÌÅ©·ÎÇÁ·Î¼¼¼­¸¦ ±¸ÇöÇÕ´Ï´Ù.

Verilog HDLÀº ÀÌ Ã¥¿¡ ¼³¸íÇÑ ³»¿ë ¿Ü¿¡µµ ¸¹Àº Æí¸®ÇÑ ¸í·É¾î¿Í »ç¿ë ¹æ¹ýÀÌ ÀÖ½À´Ï´Ù. ±×·¯³ª Ãʺ¸ÀÚµé°ú ÀÔ¹®ÀÚµéÀº ÀÌ Ã¥¿¡ ¾ð±ÞµÈ ³»¿ë¸¸À¸·Îµµ ÃæºÐÈ÷ µðÁöÅРȸ·Î¸¦ ±â¼úÇÒ ¼ö ÀÖ½À´Ï´Ù. ÀÌ Ã¥ÀÇ ³»¿ëÀ» ¼÷ÁöÇϸé Á¶±ÝÀº ´õ ¸¹Àº ŸÀÌÇÎÀ» ÇØ¾ß ÇÒ ¼öµµ ÀÖÁö¸¸, ÁÁÀº ÄÚµù ½ºÅ¸ÀÏÀÇ Verilog HDL Äڵ带 ÀÛ¼ºÇÒ ¼ö ÀÖ½À´Ï´Ù. Verilog HDLÀº ¸ðµç ±¸¼º ¿ä¼Ò°¡ µ¿½Ã¿¡ µ¿ÀÛÇÏ´Â Çϵå¿þ¾î¸¦ ±â¼úÇÏ´Â ¾ð¾îÀÔ´Ï´Ù. ÁÁÀº ÄÚµù ½ºÅ¸ÀÏÀ̶õ ½Ç¼öÇÒ °¡´É¼ºÀ» ³·Ã߸鼭 Çϵå¿þ¾îÀÇ ±¸Á¶¸¦ Àß º¸¿© ÁÖ´Â ÄÚµùÀÔ´Ï´Ù.

Verilog HDLÀÌ ¸¹Àº ¸í·É¾î¿Í »ç¿ë ¹æ¹ýµéÀ» Áö¿øÇÏÁö¸¸, Ãʺ¸ÀÚ³ª ÀÔ¹®ÀÚµéÀº ÀÌ Ã¥¿¡¼­ ´Ù·é ³»¿ë¸¸À» »ç¿ëÇؼ­ Çϵå¿þ¾î¸¦ ±â¼úÇϱ⸦ ±ÇÀåÇÕ´Ï´Ù. ÇÁ·Î¼¼¼­, µðÁöÅÐ ½Åȣ󸮱â(DSP), Åë½Å ¹ÝµµÃ¼, µð½ºÇ÷¹ÀÌ ¹ÝµµÃ¼, ¿µ»ó ÀÎ½Ä ¹× À½¼º ÀÎ½Ä ¹ÝµµÃ¼, ÀΰøÁö´É ¹ÝµµÃ¼ µî ¸¹Àº ¹ÝµµÃ¼¸¦ ¼³°èÇÏ´Â µ¥ À־ ÀÌ Ã¥¿¡ ¾ð±ÞµÈ Verilog HDL ±â¼ú ¹æ¹ý¸¸À» »ç¿ëÇÏ¿©µµ ÃæºÐÈ÷ ȸ·Î¸¦ ¼³°èÇÒ ¼ö ÀÖ½À´Ï´Ù. ÀÌ·¯ÇÑ ±â¼ú ¹æ¹ýÀ¸·Î ¸ðµç ĨÀÌ Á¦Á¶µÇ¾î µ¿ÀÛÇÏ°í ÀÖ½À´Ï´Ù. ÄÄÇ»Å͸¦ »ç¿ëÇÏ¿© Verilog HDL·Î Çϵå¿þ¾î¸¦ ±â¼úÇÒ ¶§ ¼ÒÇÁÆ®¿þ¾î ÇÁ·Î±×·¡¹ÖÀÌ ¾Æ´Ï¶ó µ¿½Ã¿¡ µ¿ÀÛÇÏ´Â Çϵå¿þ¾î¸¦ ±â¼úÇÏ°í ÀÖ´Ù´Â »ç½ÇÀ» ²À ±â¾ïÇϽñ⸦ ¹Ù¶ø´Ï´Ù.

µðÁöÅРȸ·Î ¼³°è¸¦ À§ÇÑ Verilog HDL Ã¥ÀÇ Çʿ伺À» ´À³¢¸é¼­ ¹Ì·ï ¿Ô´ø Ã¥À» ¾²±â ½ÃÀÛÇÏ¿´½À´Ï´Ù. ÀúÀÚ´Â Intel, Broadcom µî ±â¾÷ü¿¡¼­ÀÇ ¼³°è °æÇè°ú ÀüÀÚºÎÇ°¿¬±¸¿ø¿¡¼­ÀÇ ¿¬±¸ °æÇè, ±×¸®°í ¼­¿ï°úÇбâ¼ú´ëÇб³¿¡¼­ÀÇ ±³À° °æÇèÀ» ¹ÙÅÁÀ¸·Î, ½Ç¼öÇÏÁö ¾Ê´Â Verilog HDL ÄÚµù ¹æ¹ýÀ» ¼³¸íÇϱâ À§ÇÏ¿© ³ë·ÂÇÏ¿´½À´Ï´Ù. ¿ÀŸ³ª ¹ö±×¸¦ Á¤Á¤Çϱâ À§ÇØ ³ë·ÂÀ» ±â¿ï¿´½À´Ï´Ù¸¸ ¾ÆÁ÷µµ ³²¾Æ ÀÖ´Â ¿ÀŸ³ª ¹ö±×¸¦ ãÀ¸½Ã¸é ¿¬¶ô ºÎŹµå¸³´Ï´Ù.

ÀÌ Ã¥ÀÌ Verilog HDLÀ» ÀÌ¿ëÇÏ¿© Çϵå¿þ¾î ¼³°è¸¦ ½ÃÀÛÇÏ´Â Ãʺ¸ÀÚµéÀÌ µðÁöÅРȸ·Î ¼³°èÀڷμ­ ù ¹ß°ÉÀ½À» ¶¼´Â µ¥ µµ¿òÀÌ µÇ±æ ¹Ù¶ø´Ï´Ù.

QUICKSERVICE

TOP