SystemVerilog 언어 문법 프로그래밍 실습하며 배우기
- 중요 문법과 실습예제로 구성
- 시스템 칩을 개발하고 테스트하는 엔지니어들에게 필수
SystemVerilog 언어란 HDVL(Hardware Design and Verification Language)이라 불리는 것은 하드웨어를 모델링하여 설계하기 위한 기능과 함께 하드웨어의 동작을 테스트하여 검증하는 기능이 함께 있음을 뜻한다.
『SystemVerilog 언어 문법 프로그래밍 실습하며 배우기』는 Verilog 문법이나 기초 개념에 대해서는 상세히 설명하지 않기 때문에 독자는 일단 Verilog 설계에 대한 지식과 경험이 선행되어야 한다. 디지털 회로의 설계 기법 또한 다루지는 않지만 SystemVerilog 구문을 실습하는 예제를 이해하려면 디지털 회로의 동작에 대한 기초 개념을 필요로 한다. 객체지향 프로그래밍 기법에 대한 개념은 반드시 선행되어야 하지는 않지만 C프로그램 경험만으로도 객체지향 개념 이해에 많은 도움이 될 것이다. 검증에 관련된 기술은 반도체 칩 테스트 경험이 있는 엔지니어가 아니라면 새롭게 도전해야 할 세계가 될 것이다.
박인학 1980 : 고려대학교 전자공학과 학사 1983 : 고려대학교 전자공학과 대학원 공학석사 1992 : 프랑스 INPG Microelectronics 공학박사 1982~2000 : 한국전자통신연구원 반도체연구소 책임연구원 2000~현재 : ㈜시스템 센트로이드 대표이사
1. Literal Values
2. Data types
3. Array
4. Classes
5. Operations and Expressions
6. Procedural Statements
7. Processes
8. Tasks and Functions
9. Random Constraints
10. Interprocess Synchronization and Communication
11. Clocking Blocks
12. Program Block
13. Hierarchy
14. Interfaces
15. System Tasks and System Functions
16. Assertions
17. Coverage
18. Design Examples
부록1. 공학용 SaaS 기반 임베디드 시스템 설계용 CAD 시스템, Flowrian2